【概要】

　2026年7月3日、ファーウェイ半導体事業責任者のHeTingbo(ホー・ティンポー)は、中国科学院のプレプリントプラットフォーム「ChinaXiv」において、「多レベル電子システムにおける時間縮小理論」、通称「タオ(τ)の法則」のバージョン2を発表した。同年5月25日に公開されたバージョン1に対し、工学的実装に関する詳細、実測された定量データ、製品進化ロードマップを追加し、時定数τを中心としたポスト・ムーアのスケーリング理論体系をさらに精緻化したものである。本理論は2026年5月の国際回路シンポジウムで初めて公に紹介され、中国が半導体分野で初めて提唱した世界的な業界指針となる発展原理である。
　　
【詳細】　

　理論の核心

　タオの法則の中核は「時間縮小」であり、単純な物理寸法の極小化を追求するのではなく、チップ内の信号伝送遅延を圧縮する時定数τの体系的な削減を目指す。デバイス、回路、チップ、システムにわたる多レベル協調最適化体系を構築し、2031年までに本理論に基づくハイエンドチップでトランジスタ密度が1.4nmプロセスノード相当に達するとの見通しを示している。

　バージョン2での主な追加・改良点

　・工学的実装に関する記述の拡充：中核技術「LogicFolding」におけるギア比の概念をより詳しく解説。ハイブリッドボンディングのピッチが最上層金属配線の寸法に近づくと、3D設計の考え方が従来の「マクロブロック単位の個別最適化」から「セル単位の連続的最適化」へと移行し、グローバルに最適な垂直方向の論理分割が可能となる。これにより、3D積層が機能ブロック単位の層構成に限定されていた従来の制約を打破する。

　・実測データの追加：量産段階で取得されたデータの表を新たに掲載し、キリン2026と比較対象となるキリン9030Proについて、電圧、周波数、規格化消費電力、面積、電力密度の各パラメータを明示的に記載している。

【要点】

　・ファーウェイの「タオ(τ)の法則」バージョン2が2026年7月3日に公開された。

　・バージョン1に対し、工学的実装、定量データ、製品ロードマップを追加し、理論体系を精緻化した。

　・中核は「時間縮小」で、時定数τの削減を軸にポスト・ムーア時代のスケーリングを目指す。

　・LogicFolding技術により、3D積層の設計制約を打破し、セル単位での最適化を可能とする。

　・キリン2026とキリン9030Proの実測比較データが新たに示された。

　・2031年までに1.4nmノード相当のトランジスタ密度を実現する見通し。

　・中国が半導体分野で初めて提唱した国際的な業界指針となる理論である。

【引用・参照・底本】

Version 2 of Huawei’s "Tao Law" Geopolitechs 2026.07.04
https://www.geopolitechs.org/p/version-2-of-huaweis-tao-law?utm_source=post-email-title&publication_id=2100547&post_id=193794393&utm_campaign=email-post-title&isFreemail=true&r=2gkj&triedRedirect=true&utm_medium=email