τスケーリング:最先端リソグラフィへの依存から脱却 ― 2026-07-06 08:29
【概要】
半導体業界におけるトランジスタの幾何学的微細化(ムーアの法則)がもたらす利益が平坦化した現状を受け、トランジスタの面積ではなく「時間」を進歩の主要指標とする新たなスケーリング原理「τ(タウ)スケーリング」を提案している。ピコ秒から秒にわたる12桁の時間領域において、トランジスタ、回路、チップ、システムの各層で一意の特性時間定数τの削減を統一的な最適化目標として設定する。本論文では、モバイルSoCにおける「LogicFolding」の適用によるトランジスタ密度の55%増加および消費電力の41%削減という実証結果と、AIデータセンターにおける「Unified Bus」「Hi-ONE」「3D Folding」を用いたシステムτの削減事例を提示し、τスケーリングがデナードスケーリング以来となるコンピューティングスタック全体にわたる共通の最適化目標となると主張している。
【詳細】
幾何学スケーリングの終焉
2005年頃のデナードスケーリングの崩壊に続き、7nm以降のプロセスノードでは、速度飽和や局所配線の寄生抵抗・容量の支配化により、純粋な幾何学的微細化からの利益が平坦化している。EUV減価償却コストや設計ルールの複雑化により、最先端ノードのチップ設計費は10億ドルを超え、トランジスタ単価は横ばいあるいは上昇に転じている。
τスケーリングの定義
ムーアの法則が本質的に達成していたのは空間の縮小ではなく「時間の圧縮」であるという認識に基づき、各層のτ(トランジスタ層、回路層、チップ層、システム層)を定義する。次世代の年間スケーリング係数はアプリケーションに依存し、モバイルデバイスで約1.3、自動運転システムで約1.5、AIトークン生成で最大10と想定されている。これにより、プロセス技術者からシステムアーキテクトまでが同一の単位で議論可能となる。
LogicFoldingによるモバイルSoCでの実証
デジタル、アナログ、メモリ回路を垂直に積層されたアクティブ層に分割配置する設計手法「LogicFolding」を提案する。ハイブリッドボンディングピッチとトップメタル配線層のピッチ比(ギア比)を3未満(理想は1)に抑えることで、マクロブロック単位の離散最適化から、セル粒度での連続最適化への転換を実現する。Kirin 2026での実測値として、同一プロセスノードでトランジスタ密度が155から238 MTr/mm²へ55%増加、等価性能下で消費電力が41%削減、SRAM動作周波数が40%以上向上したことを報告している。将来的には2029年までにCPU性能コア周波数を4GHz以上へ引き上げるロードマップを示している。
AIデータセンターにおけるτスケーリング
AIシステムではエネルギーやコストの大部分がデータ移動に支配されるため、システムレベルでのτ削減が重要となる。以下の3つの技術を用いてスタック全体でτを圧縮する。
・Unified Bus (UB): 多層プロトコルスタックを排除し、メモリセマンティクスをネイティブにサポートするピアツーピアファブリック。リモートアクセスレイテンシを数十マイクロ秒から約100ナノ秒へ約500倍削減する。
・Hi-ONE: パッケージ近接型光エンジン。モジュール当たり8 Tb/sの帯域幅を確保し、SerDesのリーチを約100cmから約5cmへ短縮するとともに、パネル間リーチを100メートルに拡張する。
・3D Folding: 従来の2.5Dファンアウトが抱える、計算量(N²)と周辺帯域・電力供給(N)のスケーリングの乖離(ファンアウトジレンマ)を解決するため、メモリや電力供給、光I/Oを周辺から垂直表面へ再配置し、N²スケーリングを回復させる。これにより、2035年までに100倍以上のハードウェア統合増加を見込んでいる。
論理とメモリの再融合および未解決の課題
AI時代においてデータ移動が極めて重要となるため、プロセッサとメモリは再び密接な物理的統合へと駆動されている。また、τスケーリングの実現に向けた未解決の課題として、3DネイティブなEDAツールチェーンの開発、ウェハ間プロセス変動への対応、垂直配線のオーバーヘッド評価(配線短縮によるτ削減が垂直配線のRCペナルティを上回る条件の満たし)、エネルギー消費とのトレードオフ、および各層の支配的なτを露呈させるベンチマークの策定を挙げている。
【要点】
・トランジスタの微細化に依存した従来の幾何学スケーリングは終焉を迎えており、新たな指標として各層の特性時間定数τの削減を最適化目標とする「τスケーリング」が提案された。
・τスケーリングは、トランジスタ、回路、チップ、システムにわたる12桁の時間領域において、コンピューティングスタック全体に適用可能な統一的な最適化原理である。
・モバイルSoCでは、垂直積層と細ピッチハイブリッドボンディングを用いる「LogicFolding」を適用し、プロセスノードを固定したままトランジスタ密度を55%増加、消費電力を41%削減することを実証した。
・AIデータセンターでは、「Unified Bus」によるプロトコル統合、「Hi-ONE」による近接光I/O、「3D Folding」によるファンアウトジレンマの解決を組み合わせ、通信レイテンシを約500倍削減し、2035年までに100倍以上のハードウェア統合増を見込む。
・τスケーリングは、デナードスケーリング以来となるスタック全体に共通する最適化目標を設定するものであり、最先端リソグラフィへの依存から脱却し、パッケージングやメモリ帯域幅、ファブリック設計に戦略的比重を移す根拠を提供している。
【引用・参照・底本】
A time scaling theory for multi-layer electronic ChinaXiv 2026.07.03
https://chinaxiv.org/home.htm
半導体業界におけるトランジスタの幾何学的微細化(ムーアの法則)がもたらす利益が平坦化した現状を受け、トランジスタの面積ではなく「時間」を進歩の主要指標とする新たなスケーリング原理「τ(タウ)スケーリング」を提案している。ピコ秒から秒にわたる12桁の時間領域において、トランジスタ、回路、チップ、システムの各層で一意の特性時間定数τの削減を統一的な最適化目標として設定する。本論文では、モバイルSoCにおける「LogicFolding」の適用によるトランジスタ密度の55%増加および消費電力の41%削減という実証結果と、AIデータセンターにおける「Unified Bus」「Hi-ONE」「3D Folding」を用いたシステムτの削減事例を提示し、τスケーリングがデナードスケーリング以来となるコンピューティングスタック全体にわたる共通の最適化目標となると主張している。
【詳細】
幾何学スケーリングの終焉
2005年頃のデナードスケーリングの崩壊に続き、7nm以降のプロセスノードでは、速度飽和や局所配線の寄生抵抗・容量の支配化により、純粋な幾何学的微細化からの利益が平坦化している。EUV減価償却コストや設計ルールの複雑化により、最先端ノードのチップ設計費は10億ドルを超え、トランジスタ単価は横ばいあるいは上昇に転じている。
τスケーリングの定義
ムーアの法則が本質的に達成していたのは空間の縮小ではなく「時間の圧縮」であるという認識に基づき、各層のτ(トランジスタ層、回路層、チップ層、システム層)を定義する。次世代の年間スケーリング係数はアプリケーションに依存し、モバイルデバイスで約1.3、自動運転システムで約1.5、AIトークン生成で最大10と想定されている。これにより、プロセス技術者からシステムアーキテクトまでが同一の単位で議論可能となる。
LogicFoldingによるモバイルSoCでの実証
デジタル、アナログ、メモリ回路を垂直に積層されたアクティブ層に分割配置する設計手法「LogicFolding」を提案する。ハイブリッドボンディングピッチとトップメタル配線層のピッチ比(ギア比)を3未満(理想は1)に抑えることで、マクロブロック単位の離散最適化から、セル粒度での連続最適化への転換を実現する。Kirin 2026での実測値として、同一プロセスノードでトランジスタ密度が155から238 MTr/mm²へ55%増加、等価性能下で消費電力が41%削減、SRAM動作周波数が40%以上向上したことを報告している。将来的には2029年までにCPU性能コア周波数を4GHz以上へ引き上げるロードマップを示している。
AIデータセンターにおけるτスケーリング
AIシステムではエネルギーやコストの大部分がデータ移動に支配されるため、システムレベルでのτ削減が重要となる。以下の3つの技術を用いてスタック全体でτを圧縮する。
・Unified Bus (UB): 多層プロトコルスタックを排除し、メモリセマンティクスをネイティブにサポートするピアツーピアファブリック。リモートアクセスレイテンシを数十マイクロ秒から約100ナノ秒へ約500倍削減する。
・Hi-ONE: パッケージ近接型光エンジン。モジュール当たり8 Tb/sの帯域幅を確保し、SerDesのリーチを約100cmから約5cmへ短縮するとともに、パネル間リーチを100メートルに拡張する。
・3D Folding: 従来の2.5Dファンアウトが抱える、計算量(N²)と周辺帯域・電力供給(N)のスケーリングの乖離(ファンアウトジレンマ)を解決するため、メモリや電力供給、光I/Oを周辺から垂直表面へ再配置し、N²スケーリングを回復させる。これにより、2035年までに100倍以上のハードウェア統合増加を見込んでいる。
論理とメモリの再融合および未解決の課題
AI時代においてデータ移動が極めて重要となるため、プロセッサとメモリは再び密接な物理的統合へと駆動されている。また、τスケーリングの実現に向けた未解決の課題として、3DネイティブなEDAツールチェーンの開発、ウェハ間プロセス変動への対応、垂直配線のオーバーヘッド評価(配線短縮によるτ削減が垂直配線のRCペナルティを上回る条件の満たし)、エネルギー消費とのトレードオフ、および各層の支配的なτを露呈させるベンチマークの策定を挙げている。
【要点】
・トランジスタの微細化に依存した従来の幾何学スケーリングは終焉を迎えており、新たな指標として各層の特性時間定数τの削減を最適化目標とする「τスケーリング」が提案された。
・τスケーリングは、トランジスタ、回路、チップ、システムにわたる12桁の時間領域において、コンピューティングスタック全体に適用可能な統一的な最適化原理である。
・モバイルSoCでは、垂直積層と細ピッチハイブリッドボンディングを用いる「LogicFolding」を適用し、プロセスノードを固定したままトランジスタ密度を55%増加、消費電力を41%削減することを実証した。
・AIデータセンターでは、「Unified Bus」によるプロトコル統合、「Hi-ONE」による近接光I/O、「3D Folding」によるファンアウトジレンマの解決を組み合わせ、通信レイテンシを約500倍削減し、2035年までに100倍以上のハードウェア統合増を見込む。
・τスケーリングは、デナードスケーリング以来となるスタック全体に共通する最適化目標を設定するものであり、最先端リソグラフィへの依存から脱却し、パッケージングやメモリ帯域幅、ファブリック設計に戦略的比重を移す根拠を提供している。
【引用・参照・底本】
A time scaling theory for multi-layer electronic ChinaXiv 2026.07.03
https://chinaxiv.org/home.htm
